Мікросхеми програмованої логіки

Фірма Xilinx є лідером на світовому ринку

мікросхем програмованої логіки

Перепрограмованні користувачем базові матричні кристали (Field Programmable Gate Array, або FPGA), перепрограмованні мікросхеми з традиційною PAL архітектурою (Complex Programmable Logic Devices, або CPLD), а також засоби їх проектування і відладки, що випускаються фірмою Xilinx, використовуються в пристроях  цифровою обробкою інформації – наприклад, в системах телекомунікації і зв’язку, обчислювальній техніці, периферійному і тестовому устаткуванні, електропобутових приладах.

Крім всіх переваг стандартних БМК, при використовуванні FPGA розробник електронних пристроїв дістає можливість реконфигурации кристала на робочому місці. Це дає принципово нові засоби корекції помилок і істотно скорочує час виходу пристрою на ринок готової продукції.

Фірма XILINX проводить мікросхеми в різних типах корпусів і в декількох виконаннях, включаючи індустріальне, військове і радіаційно-стійке.

КАТАЛОГ ПРОДУКЦІЇ

ПЛІС FPGA
clip_image002 Серія Virtex
clip_image003 Сімейство Virtex-4
clip_image003[1] Сімейство Virtex-II Pro
clip_image003[2] Сімейство Virtex-II
clip_image003[3] Сімейство Virtex-E
clip_image003[4] Сімейство Virtex
clip_image002[1] Серія Spartan
clip_image003[5] Сімейство Spartan-3E
clip_image003[6] Сімейство Spartan-3
clip_image003[7] Сімейство Spartan-IIE
clip_image003[8] Сімейство Spartan-II
clip_image003[9] Сімейство Spartan-XL
clip_image003[10] Сімейство Spartan
clip_image004 ПЛіС CPLD
clip_image002[2] Сірия XC9500
clip_image003[11] XC9500
clip_image003[12] XC 9500XL
clip_image003[13] XC 9500XV
clip_image002[3] Серія CoolRunner
clip_image002[4] Серія CoolRunner-II

ПЛІС FPGA

ПЛІС типу FPGA фірми Xilinx виконані за SRAM кМОП технологією. Характеризуються високою гнучкістю структури і достатком на кристалі тригерів. При цьому логіка реалізується за допомогою так званих LUT — таблиць (Look Up Table) Xilinx, а внутрішні з’єднання — за допомогою розгалуженої ієрархії металевих ліній, комутованих спеціальними швидкодійними транзисторами.

ПЛИС FPGA

Блок схема архітектури

clip_image006

Відмітними системними особливостями є:

  • внутрішні буфера з можливістю перемикання у високоомному стан і тим самим дозволяючи організувати системні двонаправлені шини
  • індивідуальний контроль високоомного стану і часу наростання фронту вихідного сигналу по кожному зовнішньому висновку
  • наявність загального скидання/установки всіх тригерів ПЛИС
  • безліч глобальних ліній з низькими затримками розповсюдження сигналу
  • наявність внутрішнього розподіленого ОЗУ Xilinx, що реалізовується за допомогою тих же LUT — таблиць
  • наявність внутрішнього блокового ОЗУ, один блок має місткість 4 кбит або 18 кбит взалежності від сімейства
  • наявність вбудованих блоків помножувачів 18х18
  • наявність вбудованих блоків DSP-48
  • наявність вбудованих блоків процесорів PowerPC-405
  • наявність високошвидкісних послідовних приемо-передавачів — MGT із швидкістю передачі даних 11 ГБіт/с

Процес конфігурації

Конфігураційна послідовність (bitstream) може бути завантажений в ПЛИС безпосередньо в системі і переобтяжений необмежене число раз. Ініціалізація ПЛИС проводиться автоматично (із завантажувального ПЗП Xilinx) при подачі напруги живлення або примусово по спеціальному сигналу. Залежно від місткості ПЛИС процес ініціалізації займає від 20 до 900 мс, протягом яких висновки ПЛИС знаходяться у високоомному стані (підтягнуті до логічної одиниці).

Споживання енергії

Статичне споживання енергії достатньо мало і для деяких серій складає одиниці мікроватів. Динамічне ж споживання пропорційно зростає з частотою функціонування проекту і залежить від ступеня заповнення кристала, характеру логічної структури проекту на кристалі, параметрів режиму зовнішніх висновків ПЛИС і т.д.

Корпуси

Для кожного окремо взятого сімейства ПЛИС Xilinx існує спадкоємність кристалів по типу корпусу і, відповідно, цокольовці, тобто в одні і ті ж корпуси упаковуються ПЛИС різного логічного об’єму, що дозволяє розробнику, задавшися на етапі проектування друкарської платні певним типом корпусу, надалі встановлювати ПЛИС самого відповідного розміру.

В даний час випускаються наступні серії ПЛИС FPGA:

  • Virtex
  • Spartan
  • XC4000 — не рекомедуєтся для застосування в нових проектах
  • XC5200 — не рекомедуєтся для застосування в нових проектах

НОВІ РОЗРОБКИ ФІРМИ XILINX

СІМЕЙСТВО VIRTEX

Серія  Virtex: ПЛІС з найвищою системною продуктивністю

З моменту випуску першого сімейства серії — сімейства Virtex™ 2,5 У в 1998 році фірма Xilinx є лідером на світовому ринку ПЛИС з архітектурою FPGA. З цієї миті було випущено ще декілька сімейств цієї серії, які від сімейства до сімейства ставали більш продуктивними і включали все більше системних функцій. Саме останнє сімейство — Virtex-4 володіє найбільшою кількістю логічних ресурсів, найбільшою системною продуктивністю і найбільшим об’ємом ОЗУ. Сімейство Virtex-4 може бути використано як заміна ASIC (Application-Specific Integrated Circuit — спеціалізована інтегральна мікросхема) у виробах для мережного і телекомунікаційнного устаткування, пристроях відео і аудіо обробки, обчислювальних системах і т.д.

Серія включає наступні сімейства:

  • Сімейство Virtex.  Включає кристал місткістю 1 млн. системних вентилів. В кристали вбудовані блоки пам’яті, кожний місткістю 4кБит, і блоки управління синхронізацією (DLL). Мікросхеми підтримують більшість несиметричних сигнальних стандартів уведення-виведення (до 17 стандартів). В порівнянні з попередньою серією (XC4000) КЛБ в ПЛИС сімейства Virtex в 2 рази більшої логічної місткості. Системні частоти до 200 Мгц
  • Сімейство Virtex-E. Було випущене в жовтні 1999 року. В сімейство входять кристали місткістю до 3.2 млн. ситемних вентилів, додана підтримка диференціальних стандартів уведення-виведення, в 2 рази збільшена кількість блоків пам’яті. Збільшено швидкодія: ПЛИС сімейства Virtex-E можуть працювати на системних частотах до 320 Мгц.
  • Сімейство Virtex-II. Було випущене на початку 2001 року. ПЛИС сімейства Virtex-II реалізують нову ідеологію Platform FPGA, що має на увазі що ПЛИС стає основним компонентом цифрового пристрою. На одній мікросхемі сімейства можливо створити систему, що містить всі основні елементи цифрового пристрою — проста «логіка» + пам’ять + процесор, логічною місткістю до 8 млн. системних вентилів. У відмінності від попередніх сімейств серії Virtex, в серії Virtex-II блок пам’яті має місткість 18кБит, є вбудовані блоки помножувачів 18×18 і цифрового контролю імпедансу блоків уведення-виведення. Збільшена кількість підтримуваних стандартів уведення-виведення, розширена функціональність модулів управління синхронізацією, збільшена в 2 рази логічна місткість КЛБ. Кристали здатні працювати в системах з частотою до 420 Мгц.
  • Cімейство Virtex-II Pro. Було випущене в 2002 році. Архітектура заснована на архітектурі сімейства Virtex-II, але додалися блоки процесора PowerPC-405, а також блоки послідовних приемо-передавачів із швидкістю передачі даних 3.125 ГБіт/с,  в кристалах Virtex-II ProX  — 10.3125 Гбіт/с. Підвищено внутрішню швидкодію елементів кристала.
  • Сімейство Virtex-4. Було представлене в середині 2004 року. Застосована нова архітектура ASMBL — угрупування блоків, виконуючих однакові функції в стовпці, і подальшої компановки в матрицю в різних кількісних відношення, призначених для виконання визначених функцій (проста логіка — платформа LX, цифрова обробка — платформа SX, процесорна система і високошвидкісний обмін даними — платформа FX).  В кристал вбудовані блоки DSP-48, виконуючих функцію множення з накопиченням. Частота роботи внутрішніх блоків до 500 Мгц.

Основні особливості сімейства Virtex:

  • Програмовані користувачем логічні інтегральні схеми, що рекомендуються для заміни ASIC (арplications specific integrated circuit — спеціалізована інтегральна схема)
  • Логічна місткість від 50К до 1М системних вентилів
  • Системна продуктивність до 200МГц
  • Підтримка функції Hot-swap для Compact PCI
  • Технологія Virtex SelectI/O підтримує  17 різних стандартів по уведення-виведенню, серед яких LVTTL, LVCMOS2, PCI33_5, PCI66_5, PCI33_3, PCI66_3, GTL, GTL+, SSTL2(I), SSTL2(II), SSTL3(I), SSTL3(II), HSTL(I), HSTL(II), HSTL(III), AGP, CTT
  • Чотири спеціальні схеми автопідстройки затримок (DLL) для поліпшеного управління тим, що тактує (Множення, розподіл, зсув фази тактових частот).
  • Чотири основні сіті глобального розподілу сигналів тактує з малими розгонами фронтів, плюс 24 додаткові локальні тактові лінії
  • Ієрархічна 3-х рівнева система елементів пам’яті:
    — реалізація на базі 4-х вхдного функціонального генератора (4-LUT —  LookUp Table) конфігурується або як 16 бітове ОЗУ, або як 16  бітове двохпортове ОЗУ, або як 16-ти бітовий здвиговий регістр
    — вбудована блокова пам’ять, кожний блок конфігурується  як 4К-бит синхронне двохпортове ОЗУ
    — швидкі інтерфейси до зовнішніх високопродуктивних ОЗУ або  ПЗП
  • Спеціальна логіка прискореного перенесення для високошвидкісних арифметичних операцій
  • Спеціальна підтримка помножувачів
  • Ланцюжки, що каскадують, для функцій з великою кількістю входів
  • Велике число регістрів з дозволом тактує і синхронні/асинхронні ланцюги установки і скидання
  • Внутрішні шини з трьома станами
  • Логіка перефирійного сканування відповідно до стандарту IEEE1149.1
  • Підтримується системами проектування Xilinx ISE
  • Проводяться за технологією 0.22мкм SRAM кМОП з 5-ти шаровою металізацією
  • 100% фабричне тестування

Перелік мікросхем

Найменування XCV50 XCV100 XCV150 XCV200 XCV300
Матриця КЛБ 16×24 20×30 24×36 28×42 32×48
Логічних осередків 1 728 2 700 3 888 5 292 6 912
Системних вентилів 57 906 108 904 164 674 236 666 322 970
Блокова пам’ять, Битий 32 768 40 960 49 152 57 344 65 536
Розподілена пам’ять, Битий 24 576 38 400 55 296 75 264 98 304
Елементів DLL 4 4 4 4 4
Підтримувані стандарти В/В 17 17 17 17 17
Градація по швидкодії, клас 4, 5, 6 4, 5, 6 4, 5, 6 4, 5, 6 4, 5, 6
Число призначених для користувача контактів, максимум (МЧПК) 180 180 260 284 316
CS144 (12мм x 12мм) МЧПК 94 94
TQ144 (20мм x 20мм) МЧПК 98 98
PQ240/HQ240 (32мм x 32мм) МЧПК 166 166 166 166 166
BG256 (27мм x 27мм) МЧПК 180 180 180 180
BG352 (35мм x 35мм) МЧПК 260 260 260
BG432 (40мм x 40мм) МЧПК 316
FG256 (17мм x 17мм) МЧПК 176 176 176 176
FG456 (23мм x 23мм) МЧПК 260 284 312
Найменування XCV400 XCV600 XCV800 XCV1000
Матриця КЛБ 40×60 48×72 56×84 64×96
Логічних осередків 10 800 15 552 21 168 27 648
Системних вентилів 468 252 661 111 888 439 1 124 022
Блокова пам’ять, Битий 81 920 98 304 114 688 131 072
Розподілена пам’ять, Битий 153 600 221 184 301 056 393 216
Елементів DLL 4 4 4 4
Підтримувані стандарти В/В 17 17 17 17
Градація по швидкодії, клас 4, 5, 6 4, 5, 6 4, 5, 6 4, 5, 6
Число призначених для користувача контактів, максимум (МЧПК) 404 512 512 512
PQ240/HQ240 (32мм x 32мм) МПЧК 166 166 166
BG432 (40мм x 40мм) МПЧК 316 316 316
BG560 (42.5мм x 42.5мм) МПЧК 404 404 404 404
FG676 (27мм x 27мм) МПЧК 404 444 444
FG680 (40мм x 40мм) МПЧК 512 512 512

Приклад позначення:

clip_image008

СІМЕЙСТВО SPARTAN-3

1.2В серія сімейства ПЛИС з архітектурою FPGA (Field-Programmable Gate Arrays) Spartan™-3 спеціально розроблена для використовування в електронних пристроях, розрахованих на великі тиражі і невисоку вартість комплектуючих.

В таблиці 1 представлено 8 кристалів, відмінних логічною місткістю, при цьому мінімальний по місткості кристал містить 50 тис. еквівалентних системних вентилів, а максимальний — 5 млн.

Основні особливості сімейства Spartan-3:

  • революційний технологічний процес: 90 нм SRAM КМОП;
  • низька вартість, висока продуктивність логіки, орієнтована на застосування в пристроях призначених для масового споживача;
  • місткість досягає 74 880 логічних осередків;
  • системна тактова частота до 326 Мгц;
  • 3 роздільні напруги живлення:
    • ядра — 1,2 В;
    • блоків уведення-виведення — від 1,2 до 3,3 В;
    • спеціальних функцій — 2,5 В;
  • Технологія SelectIO:
    • підтримка 17 сигнальних стандартів уведення-виведення;
    • 6 диференціальних стандартів передачі сигналів, включаючи LVDS;
    • передача даних із швидкістю 622 Мбіт/с по одному висновку входу/виходу;
    • до 784 висновків входу/виходу;
    • розмах сигналу від 1,14 до 3,45 В;
    • програмований імпеданс;
    • підтримка передачі даних з подвоєною швидкістю (DDR);
  • Логічні ресурси:
    • гнучкі логічні осередки з регістрами;
    • мультиплексори для реалізації багатовхдової функції;
    • логіка прискореного перенесення;
    • вбудовані блоки множення, кожний блок 18Ч18 біт;
    • сумісність з JTAG IEEE 1149/1532 стандартами;
  • Технологія SelectRAM:
    • до 1 872 кбит блокових пам’яті;
    • до 520 кбит загальної розподіленої пам’яті;
  • Модулі управління синхронізацією (DCM):
    • точне підстроювання фронтів тактуючих сигналів;
    • множення, розподіл частоти;
    • зсув фази з високим дозволом;
    • захист від електромагнітних перешкод;
  • Повна підтримка в САПР ISE починаючи з версією 6.1i.

Таблиця 1. Основні характеристики сімейства Spartan-3.

Найменування Логічні осередки Системні вентилі Матриця КЛБ Блокова ОЗУ,кбіт Помножувачі DCM Призначені для користувача блоки уведення-виведення, макс.
XC3S50 1 728 50K 16×12 72 4 2 124
XC3S200 4 320 200K 24×20 216 12 4 173
XC3S400 8 064 400K 32×28 288 16 4 264
XC3S1000 17 280 1M 48×40 432 24 4 391
XC3S1500 29 952 1,5M 64×52 576 32 4 487
XC3S2000 46 080 2M 80×64 720 40 4 565
XC3S4000 62 208 4M 96×72 1728 96 4 712
XC3S5000 74 880 5M 104×80 1872 104 4 784

ПЛІС CPLD

Архітектура CPLD нагадує популярну PAL архітектуру, коли логічні ресурси реалізуються масивом елементів І, з’єднаних елементами АБО, у свою чергу заведеними на трігера або безпосередньо на вихід. Така проста логічна структура достатньо проста для розуміння, забезпечує надзвичайно короткий час компіляції і мінімальні затримки pin-to-pin.

Для програмування МС CPLD, тих, що випускаються Xilinx не вимагається програматор – той, що перепрограмував здійснюється сигналами через спеціальні висновки МС (JTAG), тобто проводиться в тій же системі, де і застосовується дана ПЛИС.

До особливостей МС CPLD Xilinx можна віднести:

  • високу продуктивність (затримка від входу до виходу по всіх висновках до 3 нс;
  • частота роботи 16-розрядного лічильника до 225 Мгц)
  • широкий діапазон вибору МС по ступеню інтеграції
  • можливість перепрограмувало в системі (не менше 10 000 циклів запис/стирання; програмування/стирання в повному діапазоні
  • напруги живлення і температур)
  • розширені можливості закріплення висновків перед трасуванням
  • програмований режим зниженої споживаної потужності в кожному макроосередку
  • управління затримкою сигналу по будь-якому з виходів
  • розширена можливість захисту схеми від копіювання
  • могутній вихід (24 мА)

В даний час випускається дві серії ПЛИС з CPLD архітектурою:

Серія Fast Flash CPLD XC9500
Серія CoolRunner CPLD

CoolRunner — серія мало споживаючих ПЛИС типу CPLD

Серія CoolRunnerTM   є самою мало споживаючої зі всіх, що випускаються на даний момент ПЛИС з архітектурою CPLD. Споживання в статиці менш 100мкА, що робить її незамінною для критичних до споживання струму проектів.

Розробка здійснюється з допомогою ПО WebPack

До складу серії входить одне сімейство: XPLA3

Особливості:

  • ПЛИС з архітектурою CPLD (Complex Programmable Logic Device – комплексні програмовані логічні пристрої (КПЛУ));
  • Напруга живлення ядра кристала складає 3.3 В;
  • Методологія проектування FZP (Fast Zero Power) забезпечує ультранизьке споживання і високу швидкодію;
  • Передова архітектура XPLA3 забезпечує високу швидкодію і гнучкість при реалізації проекту користувача;
  • Технологія виробництва 0.35 мкм EEROM к-МОП:
    — Не менше 1 000 циклів запис/стирання
    — Час збереження записаної інформації не менше 20-ть років;
  • Можливість перепрограмувало в системі з напругою живлення 3.3 В, використовуючи інтерфейс JTAG IEEE 1149.1;
  • Ультранизьке споживання в статиці (менше 100 мкА);
  • Проста детермінована модель тимчасових затримок розповсюдження сигналів усередині кристала;
    — Можливість асинхронного тактує елементів схеми:  20 тактових сигналів вироблюваних усередині логічного блоку
    — 4 глобальні тактові сигнали одержуваних ззовні кристала;
  • Розширені можливості закріплення висновків перед трасуванням;
  • Сумісність блоків уведення-виведення з 5-ти логікою вольта;
  • Час установки даних на входи вхідних регістрів кристала 1,7 нс.;
  • Затримка від входу до виходу по всіх висновках до 5 нс.;
  • Програмована затримка на кожний вихід;
  • Розширена можливість захисту схеми від копіювання;
  • Підтримка функції hot-plugging;
  • Проектування здійснюється універсальними («третіх фірм») і спеціалізованими (фірми Xilinx) САПР;
  • Чотири сигнали дозволу висновку на кожний функціональний блок;
  • Асинхронне тактує макроосередків;
  • Асинхронний сброс/предустановка трігера макроосередку;
  • Сигнал дозволу тактує в кожному макроосередку
  • Випускаються в комерційному і промисловому виконанні;
  • Сумісні по висновках з кристалами інших сімейств серії CoolRunner

XC9500XL сімейство 3В програмованих мікросхем Fast Flash CPLD

Основні особливості сімейства XC9500XL

  • Технологія виробництва: 0.35мкм кМОП Fast Flash
  • Системна частота: до 200МГц
  • Затримка розповсюдження сигналу від входу до виходу: до 4нс
  • Діапазон місткості від 36 до 288 макроосередків (від 800 до 6400 еквівалентних логічних вентилів)
  • Перепрограмуються безпосередньо в системі
  • 10 000 циклів перепрограмувало
  • 20 років зберігання конфігурації
  • Можливості закріплення висновків перед трасуванням
  • Наявність гнучкого функціонального блоку 54V18, в якому будь-яка з 18 макроосередків функціонального блоку може виконувати логічну функцію 54 змінних від 1 до 90 термів, а також має глобальний і програмований тактові сигнали, сигнал дозвіл виходу, сигнали установки і скидання трігера
    clip_image009
  • Програмований режим зниженої споживаної потужності в кожному макроосередку
  • Управління затримкою сигналу по будь-якому з виходів
  • Можливість захисту схеми від копіювання
  • Могутній вихід — 24 мА
  • Сумісність з 2.5В, 3.3В, 5В логікою по входу і з 2.5В, 3.3В по виходу
  • Повна підтримка периферійного сканування відповідно до стандарту IEEE Std 1149.1 (JTAG).
  • Сумісність по цокольовці з сімейством XC9500
  • Підтримка проектування програмним забезпеченням Xilinx Alliance Series, Xilinx Foundation Series, WebFitter і WebPack

Оставьте комментарий к статье